2003 Asic部分
1.一個四級的Mux,其中第二級信號為關鍵信號,如何改善timing?
2.一個狀態機的題目用Verilog實現。
3.Asic中的design flow的實現。
4.用邏輯門畫出D觸發器。
5.給出某個一般時序電路的圖,有Tsetup,Tdelay,Tck